英特尔透露3D芯片细节：能堆千亿晶体管，计划2023上市机器之心报道编辑：泽南计算

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计算机芯片正式进入三维时代。
3D堆叠芯片是英特尔挑战摩尔定律的新方向，它可以将芯片中的逻辑组件堆叠起来，大幅提升CPU、GPU及AI处理器的密度。在芯片制程工艺接近停滞的今天，或许只有这种方法才能继续提高性能。
近日，英特尔在半导体行业会议HotChips34上展示了关于3DFoveros芯片设计的新细节，它将用于即将发布的MeteorLake、ArrowLake和LunarLake芯片。
最近有传言称，英特尔的MeteorLake将推迟上市，因为英特尔的GPUtile/chiplet需要从TSMC3nm节点切换到5nm节点。尽管英特尔仍未分享有关它将用于GPU的特定节点的信息，但公司代表表示， GPU组件的计划节点没有改变，处理器有望在2023年按时发布。
值得注意的是，这一次英特尔将只生产用于构建其MeteorLake芯片的四种组件中的一种（CPU部分）——台积电将生产另外三种。业内消息人士指出， GPUtile是TSMCN5（5nm制程）。

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英特尔分享了MeteorLake处理器的最新图片，它将使用Intel4进程节点（7nm制程），首先投放市场的将是一款移动处理器，具有六个大核跟两个小核。虽然英特尔尚未证实，但该配置被认为分别是RedwoodCove和Crestmont架构。 MeteorLake和ArrowLake芯片覆盖移动和台式PC市场的需求，而LunarLake将用于轻薄笔记本，覆盖功率15W及以下的市场。
封装和互连的进步正在迅速改变现代处理器的面貌。两者现在都与底层工艺节点技术一样重要——并且可以说在某些方面更加重要。
英特尔在本周一的许多披露都集中在其3DFoveros封装技术上，它将用作面向消费市场的MeteorLake、ArrowLake和LunarLake处理器的基础。这项技术让英特尔能把小芯片垂直堆叠在一个具有Foveros互连的统一基础芯片上。英特尔还将Foveros用于其PonteVecchio和RialtoBridgeGPU以及AgilexFPGA ，因此它可视为该公司若干下代产品的基础技术。
英特尔此前在其小批量的Lakefield处理器上把3DFoveros推向了市场，但4tile的MeteorLake和近50tile的PonteVecchio才是该公司首个采用该技术大批量生产的芯片。在ArrowLake之后，英特尔将过渡到新的UCIe互连，从而进入使用标准化接口的小芯片（chiplet）生态系统。
英特尔透露，它将把四个MeteorLake小芯片（在英特尔的语境称为「瓦片/tile」）放置在无源Foveros中介层/基础tile的顶部。小芯片和中介层通过TSV连接连在一起，中介层没有任何逻辑。 MeteorLake中的基础tile与Lakefield中的不同，后者某种意义上可视为SoC 。 3DFoveros封装技术还支持有源中介层。英特尔表示，它使用低成本和低功耗优化的22FFL工艺（与Lakefield相同）制造Foveros中介层。英特尔还为其代工服务提供了此节点的更新「Intel16」变体，但尚不清楚英特尔将使用哪个版本的MeteorLake基础tile 。
英特尔将在此中介层上安装使用Intel4进程的计算模块、I/O块、SoC块和图形块（tGPU）。所有这些单元都是英特尔设计并采用英特尔架构，但台积电将代工其中的I/O、SoC和GPU块。这意味着英特尔将只生产CPU和Foveros模块。
业内人士透漏， I/Odie和SoC是在台积电N6制程上制造的，而tGPU使用的是台积电N5 。（值得注意的是，英特尔将I/Otile称为「I/OExpander」，即IOE）

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Foveros使用36微米的凸块间距（互连密度的关键测量值），这是对Lakefield使用的55微米间距的改进。 Foveros路线图上的未来节点包括25和18微米间距。英特尔表示，理论上未来甚至可以使用混合键合互连（HBI）来达到1微米的凸块间距。