先进封装最强科普半导体实验室赵工半导体工程

半导体实验室赵工半导体工程师2022-02-0108:42
在过去几年中，先进封装已成为半导体越来越普遍的主题。在这个由多个部分组成的系列中， SemiAnalysis将打破大趋势。我们将深入研究实现先进封装的技术，例如高精度倒装芯片、热压键合(TCB)和各种类型的混合键合(HB) 。
本次深入探讨将包括各种代工厂、IDM、OSAT和无晶圆厂设计公司的使用状况、设备采购以及技术选择的差异。它还将包含BesiSemiconductor、ASMPacific、KulickeandSoffa、EVGroup、SussMicrotec、SET、Shinkawa、Shibaura和Xperi等公司对设备和供应链的评论。

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首先让我们讨论一下对先进封装的需求。摩尔定律以迅猛的速度发展。自台积电32nm失误以来，直到目前的5nm工艺节点，台积电的晶体管密度每年增长2倍。尽管如此，真实芯片的密度每3年增长约2倍。这种较慢的速度部分是由于SRAM缩放、功率传输和热密度的消亡，但大多数这些问题都与数据的输入和输出有关。

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芯片上数据的输入和输出(IO)是计算的命脉。将内存置于芯片上有助于通过减少通信开销来减少IO需求，但归根结底，这是一种有限的扩展途径。处理器必须与外部世界进行交易以发送和接收数据。摩尔定律使业界的晶体管密度大约每2年增加2倍，但IO数据的速率每4年才增加2倍。几十年来，晶体管密度与IO数据速率的这种差异出现了巨大差异。共同封装的光学器件只是解决这个问题的一种方法，它并不是单独出现的。
从根本上说，芯片需要容纳更多的通信或IO点才能跟上。不幸的是，这方面的最后一个主要步骤功能增加是在90年代转向倒装芯片封装。

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传统的倒装芯片封装的凸点间距在150微米到200微米之间。这意味着每个IO单元在裸片的底侧相距150到200微米。台积电N7将凸点间距降低到130微米，英特尔的10nm将凸点间距降低到100微米，这些进步被称为细间距倒装芯片。不要小看这些进步，因为它们极大地促进了更好的处理器，但2000年的封装技术与2021年的封装技术基本相同。
2000年的250mm2的芯片与2022年的250mm2芯片在晶体管数量、性能和成本方面有着难以置信的不同。摩尔定律每2年翻一番，表示晶体管数量增加了2000倍以上。显然，现实并不那么有利，但晶体管仍然增加了几个数量级。在硬币的另一面，封装没有享受同样水平的增长。
在台积电的N7节点上， AMD的凸块间距从约200微米变为130微米， IO仅增加了2.35倍。如前所述，英特尔在10纳米工艺上从200微米的凸点间距变为100微米，从而实现了更大的缩放。这仍然只会使IO增加4倍。 2.35倍或4倍的增加是相对于晶体管数量增加的舍入误差。

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这带来了pad（硅片的管脚）受限设计的概念。将旧设计转移到新工艺节点时，设计本身可能会大幅缩小，但IO需求会阻止芯片尺寸缩小多少。由于需要IO ，裸片尺寸保持较大且留有空白空间。这些情况称为padlimited ，并且非常频繁。
顺便说一句，这不仅与将使用先进封装的前沿有关，而且与围绕汽车芯片和一般半导体短缺的讨论有关。 Intel的首席执行官PatGelsinger认为，这些短缺的公司应该转向Intel16nm代工服务。
PatGelsinger表示，今天，我们宣布在英特尔16和爱尔兰工厂的其他节点上提供欧洲代工服务，我们相信这有机会帮助加速结束供应短缺，我们正在与汽车和其他行业合作帮助建立这些能力。但我也想说有些人可能会争辩说，好吧，让我们在旧节点上构建大部分汽车芯片。旧节点不需要一些旧晶圆厂吗？我们是想投资过去还是想投资未来？