先进封装最强科普( 四 ) 半导体实验室赵工半导体工程

要演示yield参数，请参见下表。 AMD将CPU内核拆分为8个CPU内核小芯片。如果良率是100% ，英特尔将能够以比AMD更低的每个CPU内核的成本制造内核。但相反，英特尔必须在每个CPU内核上花费更多，因为更大的芯片有更多的缺陷。下表有一些明显的警告，其中最大的假设是缺陷芯片的收获率为0 ，并且英特尔和台积电具有相同的D0 。这些假设都不是真的，这个练习是为了演示目的。

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小芯片（Chiplet）很棒，但它不是孤立的解决方案。我们仍然遇到许多相同的问题。每个晶体管的成本仍在上升，设计成本飙升，由于需要更多IO来与其他芯片接口，小芯片被pad限制。由于IO限制，部分芯片无法拆分，因此芯片尺寸仍在达到峰值。
解决办法是什么？
先进封装！
这就是我们要注意的地方，一些工具供应商将所有倒装芯片封装称为“先进封装” 。 SemiAnalysis和大多数业内下游人士不会这么说。因此，我们将所有凸点尺寸小于100微米的封装称为“先进” 。

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最常见的先进封装类别称为扇出。有些人会争辩说它甚至不是先进的封装，但那些人大错特错。以Apple为例，他们将让台积电采用应用处理器芯片，并将其与90微米到60微米数量级的更密集凸块封装到重组或载体晶圆/面板上。与传统倒装芯片封装相比，凸点密度大约高出8倍。
这种重组或载体晶圆/面板然后进一步展开IO ，因此得名扇出。然后将扇出封装连接到主板。硅芯片的设计可以减少对pad受限的担忧，因为扇出处的pad较小。该封装还可以封装DRAM内存、NAND存储和PMIC 。集成扇出不仅有利于密度，而且它们还在封装上保留了大量的芯片间IO 。否则，该IO将不得不以更大的IO间距尺寸通过主板进行接口。
集成扇出对于高性能应用程序变得越来越普遍，不仅仅是移动应用程序。增长最快的用例是在十多年来设计一直受到限制的事物的网络方面。 AMD将在其服务器CPU和GPU中非常积极地采用扇出。 TeslaDojo1是集成扇出封装的另一个引人注目的例子，但在晶圆级。 SemiAnalysis透露，特斯拉将在发布公告前使用这种包装类型。

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在先进封装中，有2.5D和3D封装。 2.5D涉及封装在其他硅片上的硅片，但较低的硅片专用于布线，没有有源晶体管。这通常以55微米到50微米的间距完成，因此凸点密度高出约16倍。最常见和最高容量的用例是具有TSMCCoWoS（基板上晶圆上芯片）的Nvidia数据中心GPU 。台积电将有源芯片封装在只有互连和微凸点的晶圆上。然后使用传统方法将这叠芯片封装到基板上。
其他示例基本上包括每个带有HBM的处理器。 HBM是作为一种阶梯函数增加内存带宽的方法而建立的，这种方法高于传统形式的DRAM 。它通过使用更宽的内存总线来实现这一点。这些宽总线会产生与IO计数相关的问题，但HBM是从头开始设计的，以便在同一包内共存。这颠覆了IO问题，同时也允许更紧密的集成。
2.5D的更多示例包括基于IntelEMIB的产品、XilinxFPGA、AMD最新的数据中心GPU和AmazonGraviton3 。

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3D封装是将一个有源芯片封装在另一个有源芯片之上。这最初由英特尔以55微米间距的逻辑硅一起发货，但批量用例将在36微米及以下。台积电和AMD将推出17微米间距的3D堆叠V-cache 。该技术从凸块过渡到硅通孔(TSV) ，并且具有更大的扩展空间。