下一代EUV光刻机面世背后( 三 ) 来源：内容由半导体行业观察

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图4：减少光刻胶膜厚度（从30nm到10nm）（顶部）会对CDSEM图像对比度产生负面影响，但（中间）可以通过使用CD-SEM计量旋钮（metrologyknobs）或（底部）使用不同的底层来改善。
除了例如10nm宽度的线条之外，图案中还有更小的特征需要成像。随着缩放的继续，测量LER和叠加性能（即一层与下一层的对齐程度）等参数变得更加困难——需要远低于10nm的图像分辨率。然后是缺陷，更具体地说，是随机打印失败的出现：随机、非重复、孤立的缺陷，例如微桥（microbridges）、局部断线（locallybroken）以及缺失或合并的触点。它们被认为是由能量和波长之间的基本关系产生的。随着波长越来越短——EUV光刻工作在13.5nm——来自光源的能量分布在更少的光子上。因此，只需几个光子即可创建图案。
具有进一步提高分辨率和减小光刻胶厚度的高数值孔径EUV光刻技术的出现将进一步推动这种演变。 Imec一直在开发方法来系统地量化EUV材料中的缺陷水平，并了解导致故障的许多因素。关键是传统上依赖光学技术的晶圆检测策略的发展和改进。
最近，基于电子束的检测越来越受到关注。虽然它在寻找小缺陷方面看起来很有希望，但它有一个主要缺点：检查整个晶圆所需的时间急剧增加——需要提高工具生产率和产量的解决方案。
此外，越来越多地设置金属化图案的电气测试，以寻找与光学和电子束检测技术获得的数据的相关性。这允许增加对随机模式失败的学习，并获得更多关于它们影响产量的方式的见解。通过这种方式，通过扫描电子显微镜、宽带等离子体光学和电子束技术获得的缺陷检测数据已经可以成功地与从电测量获得的数据相关联。电气测试是在大面积钌金属化蛇纹石结构（ruthenium-metallizedserpentinestructures）上进行的，这些结构允许测量电气开路（以及光刻胶中的桥），以及允许测量电气的金属化fork-fork和tip-to-tip结构。
掩模技术：另一个关键推动因素
光掩模是芯片制造的重要组成部分，因为它保存着用于最终设备的设计布局信息。理想情况下，该信息包含在掩模上的暗（即吸收）和亮（即反射）区域中。现在正在印刷越来越小的特征，与理想掩模的偏差越来越多地影响最终的晶圆图案。因此需要解决掩膜特定的挑战。其中包括减少掩模3D效应、加深对掩模寿命及其对打印随机故障的影响的理解。
最重要的是，在HighNAEUVL光学系统中引入变形（anamorphicity）为掩模行业带来了额外的复杂性。在这一切中， imec团队扮演着重要的角色。通过与ASML及其材料供应商的密切合作， imec致力于用于高数值孔径EUV光刻的光掩模的设计优化和认证。下面将更详细地描述这项工作。
今天的EUV掩模由约300纳米厚的反射多层堆叠组成，由40到50层交替的硅(Si)和钼(Mo)层组成，上面覆盖着一层薄的钌层。在这个堆栈上，由钽-硼-硝酸盐(TaBN)制成的吸收体带有图案。虽然Mo和Si的多层反射入射光，但吸收体阻挡了反射，这种组合定义了晶片上的特征。

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图5：EUV光掩模的卡通横截面。
当前的Ta基吸收剂通常约60-70纳米厚，旨在吸收足够量的光。与光的13.5nm曝光波长相比，该厚度较大。因此，以特定入射角（在传统EUV光刻中以6°为中心）撞击掩模并从多层反射的光对“厚”掩模的3D形貌（topography）敏感，例如经历多层和吸收器诱导相变形。这会扭曲aerialimage——最终在光刻胶中转移的光的图案——并降低其图像对比度。这些所谓的掩模3D效果还伴随着放置和最佳聚焦在晶圆上的特性相关变化的增加。这给高数值孔径EUV光刻带来了额外的挑战，因为DOF预算已经减少。