摩尔定律|半导体EDA产业深度研报：国产EDA迎黄金时代（上）(11)

以上三点相结合，对于 EDA 提出了新的要求：EDA 能对不同的应用，实现算法和芯片设计之间的打通，并且能够加快设计速度。
然而，传统基于 Verilog 等 RTL 语言的前端设计方法不能满足上述需求，主要因为 1）RTL 语言主要应用于逻辑电路设计，而不是系统算法及设计，2）RTL 语言密度和代码效率较低，比如仅描述简单设计就需要上百行代码，而一个数亿参数里的神经网络模型在 Python 中也仅需要百行代码即可实现。目前以 Chisel、Magma 为代表的新一代 HDL 语言依托 Scala、Python 等高级语言可以大幅降低逻辑电路设计所需的代码量，并且设计更加灵活，降低设计迭代周期。据产业链了解，Chisel 已经谷歌等公司大规模采用并且帮助谷歌在较短的周期内完成产品设计交付。
Chisel、Magma 等 HDL 语言具有通用性，可覆盖几乎所有的 Verilog 的使用场景，相较于其通用性，另一个值得关注的是电路设计与算法系统设计协同的专用化语言（Domain-specific language，DSL），该语言主要应用于某些特定设计类型，DSL 可以实现高效的设计描述，降低代码量及实现算法和电路的打通，算法描述可以通过 DSL 映射到电路中，并且通过调整设计参数优化设计。DSL 的典型案例如源于斯坦福大学的 Spatial Language，该语言主要针对 AI 芯片等场景中常见的空间计算阵列，能大幅加快设计速度。
我们认为前端设计的 EDA 工具正在发生深刻变化，譬如 AI 芯片设计领域所需要的 EDA 工具和流程与现有的方案有很大的不同，一方面，国内外在该领域尚处于同一起跑线，国内 EDA 公司可能通过抓住这个机会来实现技术上的赶超，另一方面，国内半导体生态中从事 AI 芯片等相关的初创企业采用 DSL 语言的较多，这些新的初创公司生态亦将支持相关的下一代前端 EDA 工具在中国落地。
（2）前端综合和后端设计是“硬骨头”，需要产业链生态协同突破
在综合和后端领域，目前还看不到取巧的办法实现赶超。综合和后端领域算法多为已知算法，难度在于如何做到最优化。行业龙头 Synopsys 和 Cadence 都是在经历了多年积累加上大量的客户工程实践中发展起来的。从技术上来说，对于中国 EDA 公司来说，想要实现赶超也是需要技术积累的。中国的 EDA 行业在后端的现状是深度和广度都不够。深度是指在一些核心应用（例如逻辑综合，布局布线）中的结果相比主流工具在 PPA 等指标中是否接近，是否能兼容最新工艺中器件新特性对于工具的新要求等；而广度则是指是否能覆盖后端和验证中的各个环节，包括逻辑/版图综合、形式化验证、时序验证、物理验证、寄生参数提取等等。
实现技术积累需要大量下游客户的实践和“陪跑”。EDA 行业在国内发展较慢主要原因之一就是缺乏“陪跑者”，在没有中美关系紧张的压力下，设计/代工厂商没有动力采购国产 EDA 工具，一方面可能降低研发效率，另一方面还有可能因 EDA 工具的切换而导致芯片的良率等指标下降，进而引发成本增加。我们认为，当前国家政策大力扶持 EDA 这一 “卡脖子”情形下，可以通过构建中国代工厂、芯片设计以及 EDA 公司联盟，鼓励优先使用和支持中国 EDA 工具，以此来改进国内综合和后端设计工具的落后现状，随着不断的客户的实践，后端 EDA 工具有望在未来实现对世界领先水平的追赶。
（3）从 EDA 细分领域突破，打造最强点工具
国内 EDA 公司的另一破局点是从某一细分领域进行突破。海外 EDA 巨头的强势领域主要在数字和模拟的全流程工具，但是在一些细分环节的点工具可能不是其发展重心，国内 EDA 企业可以从这个角度切入实现弯道超车，EDA 整个版图中，仿真和验证类工具具有一定的独立性，其追求的主要系产品的高效算法带来的运行效率等指标，往往对于设计厂商来说一般会采用多种仿真或者验证工具做配合和交叉验证的工作。例如在器件建模仿真等领域深耕的概伦电子，以及在射频 EDA 领域深耕的九同方和聚焦芯片、封装及系统仿真类产品的芯和半导体等，都是从巨头不是最强势的细分领域切入到 EDA 领域。