台积电2nm芯片正式亮相本文来自微信公众号：半导体

本文来自微信公众号：半导体行业观察（ID：icbank），作者：anandtech ，原文标题：《台积电最新工艺路线图：2nm正式亮相》，头图来自：视觉中国
在其2022年技术研讨会上，台积电正式公布了其N2（2纳米级）制造技术，该技术计划于2025年某个时间投入生产，并将成为台积电第一个使用其基于纳米片的栅极全方位场效应的节点晶体管（GAAFET）。新节点将使芯片设计人员能够显著降低其产品的功耗，但速度和晶体管密度的改进似乎不太明显。
台积电的N2是一个全新的平台，广泛使用EUV光刻技术，并引入了GAAFET（台积电称之为纳米片晶体管）以及背面供电。新的环栅晶体管结构具有广为人知的优势，例如大大降低了漏电流（现在栅极围绕沟道的所有四个边）以及调节沟道宽度以提高性能或降低功耗的能力.至于背面电源轨，它通常旨在为晶体管提供更好的电力输送，为后端（BEOL）中电阻增加的问题提供解决方案。新的电源传输旨方案在提高晶体管性能并降低功耗。

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从功能集的角度来看，台积电的N2看起来是一项非常有前途的技术。至于实际数字，台积电承诺N2将让芯片设计人员在相同功率和晶体管数量下将性能提升10%至15% ，或者在相同频率和复杂度下将功耗降低25%至30% ，同时，与N3E节点相比，芯片密度增加了1.1倍以上。

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与N3E相比，台积电N2节点带来的性能提升和功耗降低与代工厂的新节点通常带来的效果一致。但所谓的芯片密度提升（应该反映晶体管密度增益）仅略高于10% ，这并不是特别鼓舞人心，特别是考虑到与普通N3相比， N3E已经提供了略低的晶体管密度。
请记住，如今SRAM和模拟电路几乎无法扩展，因此这些天可能会预期实际芯片的晶体管密度会出现平庸的改进。然而，对于GPU和其他基于晶体管数量快速增加而生死攸关的芯片而言，三年内芯片密度大约提高10%肯定不是好消息。

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当台积电的N2投入生产时，该公司还将拥有密度优化的N3S节点，看来代工厂将拥有两种基于不同类型晶体管的工艺技术，但提供非常相似的晶体管密度，这在以前从未发生过。
像往常一样，台积电将为其N2节点提供各种功能和选择，以允许芯片设计人员针对移动和高性能计算设计等进行优化（请注意，台积电将HPC称为非移动、汽车或专业的一切。包括从低功耗笔记本电脑CPU到针对超级计算机的高端计算GPU）。
此外，平台产品包括台积电称之为“chipletintegration”的东西，这可能意味着台积电使其客户能够轻松地将N2芯片集成到使用各种节点制造的multi-chiplet封装中。由于晶体管密度扩展正在放缓并且新工艺技术的使用成本越来越高，因此multi-chiplet封装将在未来几年变得更加普遍，因为开发人员将使用它们来优化他们的设计和成本。

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台积电预计会在2024年下半年开始使用其N2制造工艺风险试产，这意味着该技术应该在2025年下半年可用于商业产品的大批量制造（HVM）。但是，考虑到现代半导体生产周期的长度，如果一切按计划进行，预计第一批N2芯片将在2025年末或2026年上市可能更为务实。
未来三年，五种3nm工艺
在技术研讨会上，台积电宣布的关键事项之一是其属于其N3（3纳米级）和N2（2纳米级）系列的领先节点，这些节点将在未来几年用于制造先进的CPU、GPU和SoC.