1+1终于能等于2了？华为在尝试的先进封装到底是什么？( 二 ) 上个月啊

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可结果大家兴冲冲的拿过来一尝试，结果发现提升最大的场景是在用鲁大师跑分。帧率不稳定，还有画面撕裂的问题。。。 ——这别说提升了，能不拖后腿就算好了。这问题其实出在芯片间的互联能力上：电路板的两端就好像是隔着十万大山，两颗芯片间的信息交换严重受阻。所以任务无法分配，交叉验证过程受阻，协同计算更是无从谈起。换句话说，以前的双核芯片就好比是雇了两个互不联系的秘书——谁都以为对方在干活，所以最后没人在干活。
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效率反而没只有一个核心来的高。而先进封装呢，其实就是把两颗芯片之间的大山凿穿，用数不清的电路把两颗芯片间的互访安排了个明明白白。每颗核心的任务也就安排了个明明白白。
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前一阵苹果大火的M1Ultra就用上了来自台积电的先进封装工艺，结果大家也看见了：两颗独立的M1Max芯片粘在一起，非但没有像以前的双核芯片那样性能极度拉跨，反而几乎实现了1+1=2的性能提升。可以说，先进封装是在先进工艺受阻的情况下，通过“多芯融合”实现性能提升的先决条件。 >/这么神奇的东西是怎么做到的呢？过去的芯片和芯片之间想要互相沟通，需要把它们插到电路板上才行。而先进封装就不一样了，不需要绕这么多花花肠子。别看目前的先进封装工艺有三星的FOSiPI/X/R/H-Cube ，台积电的整合3DFabric ，其中包括InFo-PoP/oS ， InFo_SoW ， CoWoS-S ， SoIC 。英特尔的EMIB ， Foveros ， FoverosOmni/Direct ，还有英飞凌的Fan-out等等等等。图源：weibo@giratinar▼
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但其实它们的目的都是一样的：就是让芯片们面对面贴贴！这样的好处毋庸置疑，芯片贴贴互联，信号之间传输的路径更短，通讯频率更高，芯片总体积更小，不用再像以前那样，走又慢又堵的PCB板才能通讯了。这里就拿台积电的CoWoS-R来举个例子。
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其中的CoWoS是基板叠晶圆再叠芯片（Chip-on-Wafer-on-Substrate）的意思，后面的R是指图中的有机基板中间层（RDLInterposer）。在这个封装中，相当于在芯片底下的有机基板中间层里凿穿了一大条地铁网络，让跨芯片的数据沟通变得非常的顺畅。只要这“地铁网络”修的到位，就相当于就是在原有制程不变、单芯片大小不变的情况下，翻倍了晶体管的数量，也实现了最终目标——获得更出色的芯片性能。欸不过吧，话又说回来了。咱们都知道芯片生产是一个牵一发而动全身，高度耦合的行业，这先进封装看起来好处多多，可又有哪些代价呢？>/“先进”带来了什么？嗯。。。首先，新工艺嘛。对生产和研发他们的工厂来说，自然是又贵又难。而且吧，先进封装生产出来的双核心处理器并不一定适合所有形态的电子设备。因为虽然先进封装解决了两颗芯片同时运行性能拉跨的问题，做到了1+1≈2 。但是先进封装多颗芯片却是彻底反着来的：我不是用更先进的工艺换性能，而是用更大的芯片规格换性能。在性能(不一定能)翻倍的同时，两颗芯片产生的功耗和发热，却可能是1+1>2 。