芯片|3nm达到临界点，纳米片FET或将取代finFET( 四 ) 英特尔|IBM|应用材料

虽然这种转变为在晶圆正面和背面构建晶体管需要许多工艺和设计创新，但背面电源仍将采用平面逐级构建这一事实建立在现有的行业知识之上。
“这是我相当看好的技术之一， ”弗里德说。 “创新是困难的和多方面的，但它们的核心是经过验证的。因此，埋入式电源轨只是三维流上的另一个二维层次。它仍然是平面处理，因此它与我们已经做的一切相似。将其组合在一起并使其发挥作用确实非常困难，但其核心并不像其他一些选择那样具有革命性。 ”
将需要金属化、电介质和 CMP 方面的工艺创新。 “当您使用电源轨并将其连接到设备时，您如何确保接口足够干净，以及如何减少传输中的功率损耗？预清洁和与无空隙低电阻率金属的集成将非常重要， ”应用材料公司的 Naik 说。 “将需要高质量、低热预算的电介质 (≤400°C) ，因为这些工艺发生在包括金属化在内的前端设备制造完成之后。 ”
另一个关键是CMP 。对于晶圆减薄，背面晶圆研磨后将进行 CMP 以减薄器件晶圆。 “从良率的角度来看， CMP 的工作是确保所有传入的非均匀性得到管理，以在低缺陷率的情况下实现所需的全球晶圆厚度均匀性， ”Naik 说。
从晶圆减薄的角度来看，用于 HBM 内存的多芯片堆叠和现在用于逻辑的背面供电都将减薄至 10 微米，但人们对更薄的兴趣极大。 “高密度堆叠正在推动这种需求，设计人员想要比现在更薄的硅片。从需要某些东西的那一刻起，技术人员就会扩展能力，这就是芯片堆叠正在发生的事情， ”Tokei 说。
结论

芯片制造商正在评估 5nm 及以后的许多工艺变化，包括通孔电阻优化、完全对齐的通孔、钴帽和触点，以及分离电源和信号线以释放拥挤的互连层。半导体行业总是更愿意进行逐步的工艺修改，而不是尽可能地进行大的材料和结构变化。
增强可靠性、消除通孔底部的屏障和完全对齐通孔的新型衬垫似乎是一种可行的解决方案。工程师们开始解决围绕电源轨和背面处理的挑战。选择性沉积已进入钴帽晶圆厂，并且可能会在未来的其他应用中获得认可。