芯片|3nm达到临界点，纳米片FET或将取代finFET( 二 ) 英特尔|IBM|应用材料

对准方法，使用 TiN 硬掩模将互连对齐到下面的水平。在完全对齐的过孔中，下面和上面的过孔被注册。有两种方法可以实现 FAV ，通过从下面的线路蚀刻一些铜，然后图案化并沉积通孔，或者通过在低 k 电介质上选择性地沉积介电膜，然后进行通孔图案化。
IBM和Lam Research的工程师提出了一种完全一致的方法，在简化的整体工艺中使用选择性电介质沉积。据该小组称， FAV 集成可以降低 70% 的电阻和增加 30% 的通孔接触面积，同时保持通孔到线的可靠性。使用铜和低 k 电介质 (SiCOH) 的 32nm 间距测试结构，该团队使用湿化学方法使铜、衬垫和屏障凹陷。
“[凹槽蚀刻
，当与蚀刻选择性电介质帽结合使用时，可作为通孔引导图案，减少覆盖和临界尺寸 (CD) 引起的边缘放置错误， ”IBM 表示。选择性的氧化铝膜通过 CVD 沉积在 low-k 上并用作部分蚀刻停止。该工艺成功的关键是高选择性和有限的介电膜横向过度生长，并且与标准 FAV 工艺相比没有电阻降低或变化。 IBM 表示，另一个优势是金属线的纵横比较低（因为凹槽很浅），这有助于填充铜。
目前，尚不清楚完全对齐的方法将变得多么流行。 “问题在于以什么形式——在什么水平和什么间距上需要（完全对齐的通孔）？” Imec 研究员 Zsolt Tokei 问道。他指出，虽然凹槽蚀刻和选择性沉积方法各有利弊，但关键问题是缺陷和提高新工艺的良率。即便如此，随着 3nm 和 2nm 节点的 EPE 容差越来越小，像 FAV 这样的方法可能会变得更加引人注目。

使用选择性沉积工艺为 5nm 节点制造两级完全对齐的通孔
选择性沉积，也称为区域选择性沉积 (ASD) ，已经存在了几十年，但直到最近几年，它才迈出了从实验室到晶圆厂的一步。对于 ASD ， “杀手级应用”被证明是在铜线上沉积钴帽，与传统的氮化硅帽相比，它能够更好地控制电迁移。一些公司在 10nm 节点采用了该技术。连同铜下方的钴衬垫（衬垫也称为成核层或胶水层，因为它们能够实现金属粘附），钴在此方案中包裹铜。
当目标是在金属上沉积金属或在电介质上沉积电介质时，选择性 ALD 工艺表现最佳。根据设备供应商的不同，可以使用不同的化学机制来保持沉积的选择性并防止在不需要的地方沉积。对于接触金属化，选择性钨沉积可能会通过改进填充和完全消除 TiN 势垒来显着降低电阻率。通过消除侧壁阻挡层和衬里，选择性钨还允许清洁的金属对金属界面，以降低整体电阻。据应用材料公司称，电阻降低 40% 是可能的。

选择性钨自下而上填充提供了消除阻挡层和衬垫层、改善接触和电阻的途径
钴和钨
在 14nm 或 10nm 技术节点之前，钨一直是与金属/多晶硅栅极以及晶体管上的源极和漏极硅化物区域进行电接触的主要材料。近年来，钴触点采用了薄的 TiN 势垒。同样在线路或通孔中，更薄的势垒以及更短的钴平均自由程（10nm 对铜的 39nm）导致小线的电阻率更低（电子路径更长，散射会增加净电阻）。
英特尔是第一家在接触级生产中使用钴的公司，事实上，钴的集成问题可能是英特尔 10nm 延迟问题的部分原因。尽管如此，几家芯片制造商还是开始在触点的生产过程中使用钴，同时也将钴用作铜互连的衬垫和封盖材料。
衬垫金属严重影响缩放互连线中铜的填充质量。在 IITC 的受邀演讲中， IBM 通过 CVD [3
展示了使用新的衬里钴掺杂钌，相对于 36nm 金属结构中的 CVD 钴和 CVD 钌衬里，提高了电迁移性能。 IBM 确定新的衬里具有更好的 EM 电阻，因为钌衬里中的钴抑制了由铜上的钴帽引起的沿晶界的扩散。低温（250°C）回流的 PVD 铜正成为密集互连的主流，而化学铜或 ECD 在全球范围内使用。