芯片|3nm达到临界点，纳米片FET或将取代finFET( 三 ) 英特尔|IBM|应用材料

下一个金属：Ru还是Mo？

看来，在 1nm 节点（20nm 金属间距），从铜到另一种金属——钌或钼——的变化将变得必要，至少在某些层面上是这样。有趣的是，正在探索钼和钌作为 3D NAND 闪存晶体管中钨的字线替代品。
对于行业替代铜的选择，缩放特征的电阻是最重要的指标。同样重要的是 EM 电阻，它与长期可靠性有关。钌、钼和钴的大部分优势在于可以消除衬里，从而提供更多的沟槽或通孔体积以供主要金属占据。可以使用回流或激光退火来最大化晶粒尺寸。
“对于金属线，钌是一种可能的替代品。虽然钌的体电阻率为 7 μohm-cm ，但采用传统溅射法沉积的 20nm 钌膜的有效电阻率大于 11 μohm-cm ， ”Veeco 的 Paranjpe 说道。 “因此，正在探索替代方法，例如离子束沉积，它可以更好地控制晶体结构和晶粒尺寸。 ”
钌因其低电阻率、高熔点、耐酸腐蚀和极低的腐蚀潜力而作为下一代互连具有吸引力。
【芯片|3nm达到临界点，纳米片FET或将取代finFET】相比之下，钼前体比钌便宜一个数量级。在 2nm 节点之前，两者都不太可能需要。
“钼肯定更便宜，所以如果你是工厂经理，你会更开心， ”Imec 的 Tokei 说。 “但如果你是一名工程师，你需要拥有所有可用数据来在材料之间做出决定，而我们还没有完整的数据集。 ”

通过在晶体管的隔离区域通过硅晶片构建一个导轨，晶体管功率传输（背面）与信号传输（正面）分离
埋入式电源轨
BPR 和背面配电 (BPD) 的组合实质上采用了电源线和地线，这些线之前通过整个多层金属互连进行布线，并在晶圆背面为它们提供了一个专用网络。这减少了电压 (IR) 降。
“在传统互连中，您必须针对电源和信号优化金属 0 和金属 1 ，因此电源驱动高互连，而信号驱动细互连。你最终会做出权衡，这对任何一方来说都不是最优的， ”Tokei 解释道。 “通过将电源布线到背面，那里会有高大、相对较宽的互连，而前面的信号和时钟则有相对细长的电阻线，并且您显着提高了布线能力。 ” 他指出，正在对这些新结构的热管理进行仔细评估。
BPR 和 BPD 存在许多挑战，包括如何构建埋地电源轨，如何将配电网络连接到电源轨，以及如何将电源从电源轨传输到晶体管。这些决定将决定集成方案以及最终的功率和扩展增益。
应用材料公司先进产品技术开发董事总经理 Mehul Naik 表示，制造挑战将因方案而异，包括高纵横比金属填充、金属和电介质选择，以及通过背面研磨和 CMP 减薄晶圆，其中。
英特尔宣布将在其 20? 代 (2nm) 上使用其 PowerVia ，其目标是在 2024 年实现大批量生产。半导体工程与英特尔的高级副总裁兼技术开发总经理 Ann Kelleher 讨论了 PowerVia ，并询问如何它不同于正在开发的其他方法。 “在最高级别，埋藏的电力轨道是相同的总体主题， ”凯莱赫说。 “但是，它的实现方式有所不同。我们将功率从晶圆背面传送到晶体管。 Buried Power Rail 基本上是从前端获取它，所以你有不同的架构来实现它。这是关键的区别。 ”
值得注意的是，英特尔的 PowerVia 似乎在触点处连接，而 Imec 的电源轨嵌入在 STI（浅沟槽隔离）中。
Lam Research的计算产品副总裁 David Fried将埋地电力轨方法比作房屋的地下室。 “如果你用地下室的比喻，每边都需要一个楼梯间， ”他说。 “您现在可以从两侧访问一楼的物品，而不仅仅是一个。当您可以从下方或上方访问晶体管时，这可以打开一个全新的设计维度。这是一个巨大的变化。 ”