晶体管|FinFET即将谢幕？交货期|处理器|芯片

自2012年出现以来，FinFET接近超期服役。在继续追求摩尔定律的道路上，FinFET渐渐显示出疲态。
3nm制程以下，需要研究新的晶体管结构。有几家半导体巨头早已着手开发基于下一代更小制程的新工艺，在本篇文章中，ICViews展望了未来可能使用的新结构。虽然目前还不确定未来主流会是什么，但这几个新方式都极具创新性。
FinFET即将谢幕FET的全名是场效电晶体（FET：Field Effect Transistor），大家最熟悉的莫过于MOSFET。MOSFET是目前半导体产业最常使用的一种场效电晶体（FET），科学家将它制作在硅晶圆上，是数字讯号的最小单位，一个MOSFET代表一个0或一个1，就是电脑里的一个位元（bit）。
但自MOSFET结构发明以来，到现在已经使用超过四十年，当闸极长度缩小到20纳米以下的时候，遇到了许多问题，其中最麻烦的莫过于闸极长度越小，源极和漏极的距离越近，闸极下方的氧化物也就越薄，从而产生漏电。
因此美国加州大学伯克利分校胡正明、Tsu-Jae King-Liu、Jeffrey Bokor等三位教授发明了鳍式场效电晶体（FinFET：Fin Field Effect Transistor），把原本2D构造的MOSFET 改为3D的FinFET，因为构造很像鱼鳍，因此称为鳍式（Fin）。
英特尔自2012年在22纳米在芯片上，引入FinFET之后，全球半导体的都在此基础上研发。FinFET是将摩尔定律一直延伸到5nm的最有前途的器件技术。
它为平面CMOS缩小到20 nm时困扰的亚阈值泄漏、短沟道静电性能差和器件参数可变性高的问题提供了出色的解决方案。此外，它在低得多的电源电压下运行的能力扩展了电压缩放，这正在趋于平稳，并允许进一步节省急需的静态和动态功耗。
然而，当先进制程再微缩至3nm时，FinFET会产生电流控制漏电的物理极限问题。
高层数通道堆叠的GAA当摩尔定律逼近极限时，不同巨头探索不同的前进方向。对于2nm技术节点的晶体结构，台积电在2021 ISSCC国际会议上展示了三层堆叠的stacked nanosheets，可以提供更佳的性能和更低的次临界摆幅。
英特尔宣布将在2024年将以Ribbon FET（垂直堆叠四层的nanoribbons，与satcked nanosheets结构相似）作为20A技术节点的结构。
可以看出，高层数通道的GAA晶体结构可能成为未来主流。
法国半导体研究机构CEA-Leti 发表的七层垂直堆叠硅通道电晶体
显示了纳米片结构从双堆叠结构到优化到单堆叠结构的演变
我们来看GAA本征电学性能，纳米片宽度比较小时（5nm），实际相当于纳米线，限制了能够通过的电流，性能会下降；而随着宽度的增大，能通过的有效电流增加，同时寄生电容也增加，但是电流增大速度高于电容，性能增加，并逐渐趋于饱和。
从AC特性上来看，当有源区宽度一定的情况下，纳米片的有效电流高于FinFET和纳米线，而寄生电容偏小，从而使纳米片器件速度高于FinFET和纳米线。同时，在相同的投影面积下，纳米片的有效宽度大于FinFET和纳米线，更有能力驱动电容性负载。
因此，GAA结构的静电学性能要优于FinFET。
实际上，任何新的晶体管技术都具有挑战性。根据上海微电子学院的分析，影响GAA关键的技术工艺包括沟道形成工艺、内侧墙工艺、底部寄生沟道、源漏寄生电阻/电源以及沟道应力设计。
2009年法国CEA-LETI研究所第一次演示了内侧墙工艺集成技术，结果显示该技术可以提供30%～40%的寄生电容减少，并且不会带来开关比损失。但该技术难点主要在于高选择比Si Ge的各向同性刻蚀，介质回刻技术，复杂条件下的选择性源漏外延技术等。
内侧墙结构示意图。来源：《3nm以下节点堆叠环栅器件关键技术的考虑》