节点|2nm芯片应该怎么造？台积电给出“终极答案”

为了延续摩尔定律，科学家们想尽了方法……

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随着先进制程下发热和漏电现象愈发难以控制，各家芯片巨头都在寻找新的工艺突破。
在最近举行的一场半导体行业大会上，台积电南京公司总经理罗镇球介绍了2nm制程的最新动态。

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图 | 源自网络
罗镇球表示，台积电将在2nm节点使用全新的nanosheet/nanowire（纳米片/纳米线）晶体管结构取代目前主流的FinFET工艺。
有趣的是，三星在3nm节点就已经采用新工艺，但因为制造技术难度大，量产计划被迫推迟，有点“起了大早，赶了晚集”的意思。
如今，两家半导体巨头将在2nm节点迎来一次“正面交锋”。
放弃FinFET，新工艺挑战摩尔定律极限
2nm工艺有多夸张？
按照台积电的说法，要在指甲盖大小（100mm2）的芯片上安装490亿个晶体管，这听上去就如同天方夜谭。

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但工程师们总有新办法：如果能将晶体管像积木一样堆叠起来，那么就能有效减少电路的占位面积，那么晶体管的密度或许就能翻倍。
这种设计思路广泛被下一代新工艺采纳，例如此次台积电采用的nanosheet、英特尔主导的nanowire以及三星采用的GAA工艺（Gate-All-Around，全环绕栅极晶体管），本质上都大同小异。

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用一个简单的例子来描述新结构：在最早的Planar工艺下，半导体材料如同一张2D平面的白纸；到了FinFET时代，这张白纸被折成了3D的鳍（Fin）状，缩小了闸长。而如今为了放下更多晶体管，半导体材料像积木一样被堆叠起来，就如同高楼大厦一样立体，最终可以容下更多晶体管。

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除了解决晶体管密度问题以外，新工艺另一个目的是为了解决高温以及漏电（leakage）现象。
在2nm节点，集成电路的线宽接近电子波长，精细程度几乎达到了原子级别，理论上量子隧穿效应已经来到物理极限。

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图 | 历代工艺示意图
在这种情况下，电子很容易通过隧穿效应穿透绝缘层，使器件无法正常工作。
这样的漏电不仅白白浪费了电能，更是引起芯片严重发热的原因，同时也解释了一些芯片为什么功耗过高。
而在这样的前提之下，如果芯片设计商在设计环节继续“翻车”，那么最终结果就是诞生出“火龙888”这样高功耗的产品。
正是因为这样的不确定性与各种悲观，老迈的FinFET工艺已经力不从心，但科学家们显然不会轻易放弃摩尔定律。
以相对成熟的三星GAA工艺（Gate-All-Around、全环绕栅极晶体管）为例，三星将原有FinFET工艺中鳍状改良成多路桥接鳍片，截面为水平板状或者水平椭圆柱状。
按照三星的说法，同样是7nm节点，使用GAA工艺可以将电压下降至0.7V，并且能够提升35%的性能、降低50%的功耗和45%的芯片面积，这还只是最初的实验品。

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图 | GAA工艺横截面
除了三星的方案以外，其他几家公司也推出不同的结构：
类似nanowire的鳍片为圆柱状；其他设计包括环状、六边形状、片状等等，根据不同的场合有不同的改变。