(1)确定哪个参考平面层将包含用于不同的DC电压的多个电源区 。 假设第11层有多个DC电压 ， 就意味着设计者必须将高速信号尽可能远离第10层和底层 ， 因为返回电流不能流过第10层以上的参考平面 ， 并且需要使用缝合电容 ， 第3、5、7和9层分别为高速信号的信号层 。 重要信号的走线尽可能以一个方向布局 ， 以便优化层上可能的走线通道数 。 分布在不同层上的信号走线应互相垂直 ， 这样可以减少线间的电场和磁场的耦合干扰 ， 第3和第7层可以设定为“东西”走线 ， 而第5和第9层设置为“南北”走线 。 走线布在哪一层要根据其到达目的地的方向 。
(2)高速信号走线时层的变化 ， 及哪些不同的层用于一个独立的走线 ， 确保返回电流从一个参考平面流到需要的新参考平面 。 这样是为了减小信号环路面积 ， 减小环路的差模电流辐射和共模电流辐射 。 环路辐射与电流强度、环路面积成正比 。 实际上 ， 最好的设计并不要求返回电流改变参考平面 ， 而是简单地从参考平面的一侧改变到另一侧 。 如信号层的组合可以用作信号层对:第3层和第5层 ， 第5层和第7层 ， 第7层和第9层 ， 这就允许一个东西方向和南北方向形成一个布线组合 。 但是第3层和第9层的组合就不应使用 ， 因为这要求返回电流从第4层流到第8层 。 尽管一个去耦电容可以放置在过孔附近 ， 但在高频时由于存在引线和过孔电感而使电容失去作用 。 并且这种走线会使信号环路面积增大 ， 不利减小电流辐射 。
(3)为参考平面层选定DC电压 。 该例中 ， 由于处理器内部信号处理的高速性 ， 致使在电源/地参考引脚上存在大量的噪声 。 因此 ， 在为处理器提供相同DC电压上使用去耦电容器非常重要 ， 并且尽可能有效地使用去耦电容器 。 降低这些元件电感的最好方法是连接走线尽可能短和宽 ， 并且尽可能使过孔短和粗 。
如果第2层分配为“地” ， 且第4层分配为处理器的电源 ， 则过孔距离放置处理器和去耦电容器的顶层应该尽可能短 。 延伸到板的底层的过空剩余部分不包含任何重要的电流 ， 而且距离短不会具有天线作用 。 表1列出了叠层设计布局的参考配置 。

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2、20-H规则3-W法则
在多层PCB板电磁兼容性设计中 ， 确定多层板电源层与边沿的距离和解决印制条间的距离有两个基本原则:20-H规则及3-W法则 。
20-H原则：由于磁通之间的连接 ， RF电流通常存在于电源平面的边缘 ， 这种层间的耦合称为边缘效应 ， 当使用高速的数字逻辑和时钟信号时 ， 电源平面间会互相耦合RF电流 ， 如图1所示 。 为减小这种效应 ， 电源平面的物理尺寸都应该比最靠近地平面的物理尺寸至少小20H(H为电源平面和地平面之间的距离) ， 电源的边缘效应通常发生在10H左右 ， 20H时约10%的磁通被阻断 ， 如果想达到98%磁通被阻断的话 ， 则需要100%的边界值 ， 如图1所示 。 20-H规则决定了电源平面和最近的接地平面间的物理距离 ， 这个距离包括敷铜厚度、预填充和绝缘分离层 。 使用20-H可以提高PCB自身的谐振频率 。

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3-W法则：当两条印制线间距较小时 ， 两条线之间会发生电磁串扰 ， 这会使有关电路功能失常 ， 为避免这种干扰 ， 应保持任何线条间距不小于3倍印制线条宽度 ， 即不小于3W(W为印制线条宽度) 。 印制线条宽度取决于线条阻抗的要求 ， 太宽会影响布线密度 ， 太窄会影响传输到终端的信号完整性和强度 。 时钟电路、差分对、I/O端口的布线都是3-W原则的基本应用对象 。 3-W原则只是表示了串扰能量衰减70%的电磁通量线边界 ， 若要求更高 ， 如保证串扰能量衰减98%的电磁通量边界线就必须采用10W间隔 。