存算一体是啥新趋势？值得教授学者纷纷下海造芯 | 附报告下载鱼羊丰色发自凹非寺量子位|公

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芯片创业热度正酣，值此之时，一股风潮已悄然席卷学术界。
其中关键，是一种可以说刚走出实验室不久、国内外均未实现大规模量产的技术——
【存算一体是啥新趋势？值得教授学者纷纷下海造芯 | 附报告下载】存算一体芯片。
且看这一领域内国内创企背后的创始人们，便可窥见一二：
率先迈入B1轮的知存科技，创始人&CEO王绍迪出身北大微电子， 2017年获得UCLA电气工程博士学位，同年提前结束博士后研究工作，回国创业。
苹芯科技则由清华校友陈怡然、杨越组队成立。陈怡然现为杜克大学教授， IEEE/ACMFellow 。杨越博士毕业于多伦多大学，还曾任美光科技首席系统架构师。
而专注于神经拟态感存算一体芯片的九天睿芯，创始人技术背景同样深厚。
九天睿芯CEO刘洪杰博士毕业于ETH ，师承IEEEFellow托比亚斯·德尔布鲁克。后者是类眼图像传感器发明人，在神经拟态计算领域有着突出贡献，现在亦是九天睿芯科技顾问。
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如此种种，实非个例。
所以，这背后究竟是什么引得他们纷纷创业出山？
翻译翻译，什么叫“存算一体”这还得从AI行业增长迅猛的算力需求说起。
据统计，自2012年开始， AI训练需要的算力每3.5个月就会翻倍，这个速度已远超过摩尔定律的18个月。
目前，主流芯片主要依靠不断迭代先进工艺制程，来提升芯片性能，应对AI算力需求。
但当制程越来越小，尤其是走到7nm之下后，出现的问题越来越多：
一是成本持续走高。根据ICInsights调研机构估算，如果想追赶上台积电在先进制程上的制造能力，起码需要五年时间外加近万亿元的投入。
二是由物理限制引发的芯片性能问题越发突显。随着集成电路的尺寸越来越小，栅极电压夹断沟道的难度变大，从而出现严重的电流泄露现象，导致芯片功耗失控，发热严重。
此外，当制程走到1nm时，电子会产生“量子隧穿效应”而穿透绝缘层，导致晶体管出现漏电问题。

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三是先进工艺下的芯片并非在所有应用场景中都有优势。比如大算力、高能耗的特点在AIoT等领域就不适用；可靠性不如成熟制程工艺的问题导致其在工业和军事领域同样缺乏优势。
而最根本的问题，还是芯片运行所依托的冯·诺依曼架构。

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基于存算分离的设计，即使芯片制程能够不断突破，把处理器的算力做到非常大，但由于存储器的访问速度追不上处理器的处理速度，处理器性能仍会受到严重制约。
再加上数据在存储单元和计算单元之间频繁的搬运还带来了过高的无用功耗（占比高达60%-90%），芯片的性能往前迈进困难重重。
因此，人们不得不转变逻辑，希望通过改变底层架构来根本性地解决问题。
存算一体的概念由此再度被提及，并很快成为产学研各界破解AI算力困境的“希望之星” 。
存算一体的概念诞生于1969年，最早由斯坦福研究所的Kautz等人提出。
顾名思义，存算一体就是指计算单元与存储单元融合，在完成数据存储功能的同时可以直接进行计算。
这一设计可以从根本上解决冯·诺伊曼瓶颈，在做到低成本、大算力的同时，保持低功耗。