哈勃|重磅！0.2nm路线图来了！详细讲解技术实现( 二 ) 私有云

定义问题

随着节点的进步、成本的飙升以及对更多计算能力的需求，尤其是机器学习的非线性增长，该行业面临着越来越多的挑战。
Imec 完全相信摩尔定律在它制定 52 年后仍然有效，尽管我们认为这不适用于该定律的经济部分，该部分还定义了随着时间的推移降低每个晶体管的成本。事实上，如上所示，由于更复杂的设计规则和更长的设计周期，芯片设计成本正在飙升，从而导致每晶体管成本的增加。此外，单线程性能提升正在从 90 年代末和 2000 年代初的 50% 年增长的令人兴奋的日子放缓到每年约 5% 。但是，如果我们不考虑密度或经济性，摩尔定律通常保持在每两年晶体管数量翻一番的轨道上——苹果的 M1 Ultra 拥有 1140 亿个晶体管。为了应对单线程性能下降的趋势，我们已经看到 GPU 等特定领域计算设备（专为一组狭窄任务设计的专用处理器）的兴起。这些设备通常高度并行化，因此可以更快地提高功率/性能和面积效率。
Imec 指出，虽然对更多计算能力的需求过去每两年翻一番，基本上符合摩尔定律所提供的性能提升，但机器学习/人工智能所需的原始计算能力大约每六个月翻一番。这提出了一个令人烦恼的问题，因为即使晶体管数量持续翻倍也无法跟上步伐。 Imec 认为，尺寸缩放（包括更好的密度和封装技术）、新材料和设备架构以及系统技术协同优化 (SCTO) 的三管齐下的解决方案可以使行业保持在正轨上。
Imec 的晶体管和亚 1nm 工艺节点路线图

第一步是启用下一代设备。今天的第 4 代 EUV 光刻机的孔径为 0.33 ，因此芯片制造商将不得不使用多重图案技术（每层超过一次曝光）来创建 2nm 及以上的最小特征。由于晶圆必须为单层“印刷”两次，因此出现缺陷的可能性更高。这将导致产量降低和周期（生产）时间延长，从而导致成本增加。下一代 High-NA 型号（第 5 代）的孔径为 0.55 。这种更高的精度将允许在单次曝光中创建更小的结构，从而降低设计复杂性并提高产量、周期时间（每小时 200 多片晶圆）和成本。 Imec 和 ASML 预计这些工具将在 2026 年用于量产。第一个价值 4 亿美元的高 NA 工具将于 2023 年上半年在 ASML 完成。 Imec 将在 ASML 设施的测试实验室运行，以加快芯片制造商对机器的访问速度（ASML 通常将该设备运送到 imec 的晶圆厂）。
英特尔将成为第一家获得高 NA EUV 设备Twinscan EXE:5200 的公司，该设备预计将于 2025 年正式交付。上述相册中的第二张PPT显示了新型晶体管的路线图，这些晶体管将实现进一步的密度扩展，并希望一些性能改进，也是。 Gate AllAround (GAA)/Nanosheet 晶体管于 2024 年首次亮相，采用 2nm 节点，取代了为当今前沿芯片供电的 FinFET 。我们已经看到了几家芯片制造商的公告，比如英特尔的四片 RibbonFET ，它们采用了这种晶体管技术的不同变体。提醒一下，十埃 (A) 等于一 1nm 。这意味着 A14 是 1.4nm ， A10 是 1nm ，我们将在 2030 年的时间框架内与 A7 一起进入亚 1nm 时代。然而，进程命名节点约定已变成更多的芯片标记营销活动，而不是与任何类型的物理测量相关的指标。在现实世界中，有很多因素会影响工艺节点的经济性和性能，例如晶体管密度、峰值性能、每瓦性能、不同类型的逻辑/电路、SRAM 密度等。在其图表中， imec 使用金属和多晶硅间距以及标准命名约定来提供一些其他重要指标。我们还可以在 ASML 的PPT中看到晶体管密度测量值（上一张专辑中倒数第二张）。