台积电的sram缩放速度变慢最近有报告指出

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最近有报告指出，台积电的SRAMScaling已经大幅放缓。对于全新的制造节点，人们期望能够提高性能、降低功耗并增加晶体管密度。但是，虽然逻辑电路已经随着最近的工艺技术很好地扩展，但SRAM单元一直落后并且几乎停止在TSMC的3nm级生产节点上扩展。对于未来的CPU、GPU和SoC来说，这是一个主要问题，由于SRAM单元面积缩放缓慢，它们可能会变得更加昂贵。 #台积电#
SRAM缩放速度变慢
台积电在今年早些时候正式推出其N3制造技术时表示，与其N5（5纳米级）工艺相比，新节点的逻辑密度将提高1.6倍和1.7倍。
台积电的N3具有0.0199μm^2的SRAM位单元尺寸，与N5的0.021μm^2SRAM位单元相比仅小约5% 。改进后的N3E变得更糟，因为它带有0.021μm^2SRAM位单元（大致转换为31.8Mib/mm^2），这意味着与N5相比根本没有缩放。

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同时，英特尔的Intel4（最初称为7nmEUV）将SRAM位单元大小从0.0312m^减少到0.024m^ ，对于Intel7（以前称为10nmEnhancedSuperFin），仍为27.8Mib/mm^ ，这有点落后于台积电的HDSRAM密度。
此外，在带有分支晶体管的“超过2nm节点”上的SRAM密度约为60Mib/mm^2 。这种工艺技术还需要数年时间，芯片设计人员将不得不开发具有英特尔和台积电宣传的SRAM密度的处理器。
现代芯片中的SRAM负载
【台积电的sram缩放速度变慢】现代CPU、GPU和SoC在处理大量数据时将大量SRAM用于各种缓存，从内存中获取数据效率极低，尤其是对于各种人工智能(AI)和机器学习(ML)工作负载。但是现在即使是智能手机的通用处理器、图形芯片和应用处理器也带有巨大的缓存：AMD的Ryzen97950X总共带有81MB的缓存，而Nvidia的AD102使用至少123MB的SRAM用于Nvidia公开披露的各种缓存。

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未来，对缓存和SRAM的需求只会增加，但对于N3（将仅用于少数产品）和N3E ，与N5相比将无法减少SRAM占用的裸片面积并降低新的更高成本节点。从本质上讲，这意味着高性能处理器的裸片尺寸将会增加，它们的成本也会增加。同时，就像逻辑单元一样， SRAM单元也容易出现缺陷。在某种程度上，芯片设计人员将能够通过N3的FinFlex创新（在一个块中混合和匹配不同种类的FinFET以优化其性能、功率或面积）来减轻更大的SRAM单元。
台积电计划推出其密度优化的N3S工艺技术，与N5相比，该技术有望缩小SRAM位单元的尺寸，预计将在2024年左右发生，不知是否会为AMD、苹果设计的芯片提供足够的逻辑性能。

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在成本方面缓解SRAM区域扩展放缓的方法之一是，采用小芯片设计，并将较大的缓存分解在为更便宜的节点制造的单独裸片。另一种方法是使用替代内存技术，如eDRAM或FeRAM用于缓存。
在未来几年，基于FinFET节点的3nm及更高节点的SRAM缩放速度放缓似乎是芯片设计人员面临的主要挑战。