英特尔申请堆叠式叉板晶体管专利，或用于2nm、20A等先进制程工艺据悉

据悉，英特尔或再次把精力放在了晶体管设计的研究上，以加速2nm及以下芯片制程工艺的出世。
近日，一项已通过的专利显示，英特尔已研发出“堆叠式叉板晶体管”（StackedForksheetTransistors）。
据了解，该专利申请是由英特尔的组件研究小组提交，这表明其有兴趣开发更快以及用相同功率发挥更大作用的芯片。
此外，英特尔所研发的这种堆叠式叉板晶体管可以实现垂直堆叠的3DCMOS结构。
该设计被描述为一种晶体管器件，其使用靠近主干边缘的垂直半导体通道堆叠制成，第二个晶体管堆叠在第一个晶体管的顶部，第二晶体管也同样堆叠有紧邻主干的垂直半导体通道。

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图|堆叠式叉板晶体管的透视图说明（来源：美国专利数据库FPO）
然而，从专利文件中并不能看到充足的技术细节，实际上英特尔也未提交可参考的PPA（power,performanceandarea ，功率、性能和面积）改进数据。
已知的是，该堆叠叉板晶体管主要是将纳米带晶体管与锗原子薄膜进行组合应用。其中，锗原子薄膜是作为介电壁（DielectricWall），起到对垂直堆叠的各层晶体管进行物理分隔的作用，同时也是p-栅极沟槽和n-栅极沟槽之间的绝缘体。
在这种设计架构下， NMOS（N-Metal-Oxide-Semiconductor ， N型金属-氧化物-半导体）与PMOS（PositiveChannelMetalOxideSemiconductor ， P型金属-氧化物-半导体）晶体管之间的排列会越为紧密，能够留出更多的空间，但各自的功能并不会因此受到影响。
相较当前性能最先进的三栅极晶体管而言，堆叠式叉板晶体管的体积虽然也很难缩小，但这种设计允许增加晶体管的数量。
通过这种堆叠晶体管技术，英特尔不仅可以在芯片中加入更多晶体管，而且能够使芯片以三维而不是当前芯片上使用的二维技术发送信号，以实现晶体管之间更快速地通信。
早在2019年，英特尔就在国际电子元件会议（InternationalElectronDevicesMeeting ， IEDM）上展示了这项堆叠晶体管技术，当时该技术还处于研发阶段。
不过，该公司至今仍未公开堆叠叉板技术在晶体管性能、密度和效率方面的相关数据。
事实上，英特尔并不是唯一一家研究堆叠叉板技术的公司。
2019年，比利时微电子研究中心（InteruniversityMicroelectronicsCentre ， IMEC）的一个研究小组在网上发布了一份文件，描述了一种相关技术的晶体管，他们将其称之为堆叠叉板晶体管。
相比传统晶体管技术， IMEC的这种晶体管在应用于2nm制程芯片工艺时，晶体管密度得到了显著提高。
数据显示，在恒定频率下，该堆叠叉板晶体管的运算速度得到10%的提升，能效得到24%的提升，单元面积减少了20% 。此外，通常用于芯片上高速缓存的静态随机存取存储器（StaticRandom-AccessMemory ， SRAM）将减少30%的占用空间，这是占据芯片总面积的主要“成员”之一。
这表明，在2nm及以下工艺节点，堆叠叉板晶体管技术有助于提升芯片的性能。
一直以来，英特尔和IMEC共同在纳米电子学（Nanoelectronics）上建立了长期且紧密的联系， IMEC此前的这项研究成果也成为英特尔本次新专利的基础。
需要注意的是，并非所有通过的专利都有机会变为真实产品或制造技术。

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图|堆叠式叉板晶体管的平面图和横截面图（来源：美国专利数据库FPO）