让手机待机一周、性能升两倍，IBM联合三星提出革命性新芯片架构( 二 ) 选自IBMBLOG作者：BrentAnderson等机

今年5月， IBM就发布了全球首款采用2nm制程工艺的芯片，每平方毫米容纳3.33亿个晶体管，号称可以将500亿个晶体管集成到一个指甲大小的芯片上。据当时的介绍， IBM这款2nm芯片的晶体管采用的three-stackGAA设计。

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此次， VTFET延续技术创新，用垂直堆叠晶体管的方法打开了新的可能。
探索更多空间
过去，设计师通过缩小栅极间距和布线间距将更多晶体管封装到芯片上。这种适合所有组件的物理空间被称为接触式栅极间距（ContactedGatePitch,CGP）。缩小栅极和布线间距的能力使得集成电路设计师将设备中能够容纳的晶体管从数千个增加至数百万乃至数十亿。
然而，即使是采用最先进的FinFET技术，间隔、栅极和触点的空间依然是有限的。一旦达到CGP的极限，也就没有扩展的空间了。

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在晶圆上水平排列层的FET配置。需要使用图中蓝色虚拟隔离门来隔离浪费空间分离相邻电路。

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VFET配置在晶圆上的垂直排列层，通过缩小栅距和消除虚拟隔离栅显著提高了密度。
由于垂直定向电流、栅极、空间和触点不再受传统方式的限制，我们有了更多空间扩展CGP ，同时保证了健康晶体管、触点和隔离（隔离和浅沟槽隔离， STI）的位置。由于摆脱了横向布局和电流方向限制，我们能够使用更大的源/漏触点来增加器件上的电流。
我们还可以选择栅极长度来优化器件引导电流和泄漏，而隔离层厚度可以独立优化以降低电容。我们无需被迫在栅极、隔离和触点尺寸之间进行权衡，这可以提高晶体管速度并降低功耗。

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VTFET另一个关键的特性是能够将STI用于相邻电路隔离，以实现零扩散中断（ZDB）隔离，而不会损失有源栅极间距。相比之下，横向传输的FET电路密度受到电路隔离所需的单双扩散的影响，这会影响进一步缩小晶体管尺寸的能力。
未来芯片设计的方向

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在Albany实验室。
即使是在十年以前，我们也能感受到横向架构会在激进的栅极间距下达到规模限制，实际上在芯片中的所有的组件都已接近极限。 IBM提出的方式旨在寻找打破这些障碍的途径。
由于栅极间距比生产中已知的任何产品都更加激进，且硅晶片栅极间距低于45nm的CMOS逻辑晶体管。 IBM相信， VTFET设计代表着构建下一代晶体管的巨大飞跃，这将使未来几年出现更小、更强大和更节能的设备。
参考内容：
https://www.youtube.com/watch?v=OF3Zwfu6Ngc&t=1s
https://research.ibm.com/blog/vtfet-semiconductor-architecture?lnk=ushpv18nf1