基本DAC架构：分段DAC( 二 ) 当我们需要设计一个具有特定

适合视频、通信和其它高频重构应用的极高速DAC常常采用完全解码电流源阵列来构建，两或三个LSB可以使用二进制加权电流源。此类DAC在高频时的失真非常低，这一点极其重要，而且设计中还有几个重要问题需要考虑。
首先，电流不是接通或关闭，而是被导向一个地方或另一个地方。在高速运行时，关闭电流常常会引起感性尖峰，由于电容充电，它一般需要比电流导向更长的时间。
其次，芯片上开关电流所需的电压变化应尽可能小。电压变化会导致更多电荷流入杂散电容，电荷耦合的毛刺也会更大。
最后，解码必须在新数据应用到DAC之前完成，使得所有数据均已就绪，可以同时应用到DAC中的所有开关。其实现方式一般是对一个完全解码阵列中的各个开关使用独立的并联锁存器。如果所有开关瞬间同时改变状态，就不会有偏斜毛刺。只要精心设计芯片周围的传播延迟以及开关电阻和杂散电容的时间常数，就能非常好地实现更新同步机制，因而毛刺相关的失真将非常小。
图3显示了分段电流输出DAC结构的两个例子。图3A所示为利用电阻方法实现7位DAC ，其中3个MSB通过完全解码获得， 4个LSB来自一个R-2R网络。图3B所示为使用电流源的类似实现方案。对于当今的高速重构DAC ，电流源方案是目前最受欢迎的实现方法。

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图3：分段电流输出DAC:(A)电阻方案；(B)电流源方案
【基本DAC架构：分段DAC】此外，常常也需要利用多个完全解码DAC来构成整个DAC 。图4所示的6位DAC由两个完全解码3位DAC构成。如前所述，为使输出毛刺最小，必须利用并联锁存器同时驱动这些电流开关。

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