三星与台积电的决战时刻出品|前沿科技组作者|丸都山头

出品|前沿科技组
作者|丸都山
头图|ICphoto
有什么比成为韩国最大财阀更重要的事情吗？
对于三星掌门人而言，的确有。 6月7日，三星电子副会长、三星集团实际控制人李在镕向首尔地方法院申请缺席两家三星子公司合并的审判会，原因是他本人即将赴欧洲出差。
这桩饱受争议的收购案原本被韩国媒体认为是李在镕奠定国内财阀领导地位的关键一步。不过，眼下的他已无暇顾及，根据《韩国先驱报》的爆料，李在镕的旅欧首站将定在荷兰的埃因霍温，这里正是光刻机巨头ASML的总部所在地。
就在李在镕动身启程的一个月前，三星对旗下晶圆代工厂发起了一轮内部审核，调查用于提升良率的资金是否有所落实，因为目前试生产的3nm芯片良率已经低到“让高层难以置信” 。审核的结果是三星DS（半导体事业暨装置解决方案）部门半数高层被清洗，原三星电子副总裁兼闪存业务总经理宋子赫接任DS总经理一职。
毫无疑问的是，李在镕此行是为了抢夺ASML光刻机的优先供货权，以保证晶圆代工业务的顺利进行。从ASML的供货时间表来看，这家公司今年将向三星交付18台EUV极紫外光刻机，这其中就包括目前三星最关心的TwinscanEXE:5000系列——具有0.55NA（高NA）镜头，能够实现8nm分辨率，完全可以满足3nm芯片的生产需求。

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图片来源：ASML官方网站
按照计划，三星将在今年第三季度量产3nm制程芯片，但就目前的良率及设备交付情况来看，这个目标似乎难以实现。
几家欢喜几家愁。就在三星为3nm芯片上市一筹莫展时， 6月10日，海通国际的分析师JeffPu在报告中做出预测，台积电将在今年下半年向苹果批量交付3nm制程的M2Pro芯片，足以说明眼下台积电的3nm工艺已经具备量产条件。
这或许是三星最不愿意看到的一幕，在痛失高通的8+Gen1订单后， 3nm先进制程芯片的这场战争，他们没有退路。
输不起的3纳米
可能是受到三星DS部门良率造假的影响， 5月24日，三星电子宣布未来5年将投资3600亿美元用于半导体和生物制药等行业，其中80%将用于研发和人才培养，尤其是在先进逻辑芯片领域。
除了大幅提高的资金投入外，三星几乎是以一种“毕其功于一役”的姿态去发展3nm制程芯片，十分激进地改用GAA（环绕式栅极）工艺，相比于过于行业内早已轻车熟路的FinFET（鳍式场效应晶体管）工艺，前者在业内还未有成功开发的先例。
三星的这次技术整改颇有几分“推倒重建”的意味。
需要说明的是，尽管三星在先进逻辑芯片的制程上与台积电亦步亦趋，但在性能上三星可能要落后前者半代甚至更多。以晶体管的密度为例，三星4nm工艺的密度是145.8MTr/mm ，尚不如台积电5nm的171.3MTr/mm 。
那么三星有没有反超的时机呢？实际上，当下这场从FinFET到GAA的工艺变革就是三星最佳的机会。

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图片来源：SFF ，三星晶圆代工论坛
引起这场革命的是CMOS器件天生存在的“短沟道效应” 。我们常说的14nm、7nm工艺节点实际指的是晶体管导电沟道的长度（由于沟道长度不容易被观测，业界通常用更加直观且接近的栅极长度代指工艺节点）。在10nm工艺出现之前，沟道长度就是指芯片工艺，虽然目前各种工艺节点已基本等于数字营销的游戏。
不过，沟道长度依然是一个重要的指标，因为CMOS器件功能越复杂，晶体管的密度就会越大，这就必然需要沟道长度越来越小。可问题是，随着沟道长度的缩短，沟道管中的源级和漏极的距离也会越来越短，因此栅极很难再保证对沟道的控制能力，也意味着栅极电压夹断沟道的难度变大，即产生短沟道效应，从而出现严重的电流泄露。