二维材料在集成电路中的应用未来( 二 ) 本文来自微信公众号：X-MOLNe

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基于二维材料的FET 。图片来源：Nat.Electron.
晶体管构建
随着二维材料在晶体管中的应用，各种顶栅、底栅、分栅、全环绕栅极结构被制备并研究。开态电流（ION）、关态电流（IOFF）、电流开/关比、载流子迁移率（μ）、阈值电压（VTH）、亚阈值摆幅（SS）、接触电阻（RC）、饱和漂移速度（vSAT）等作为衡量器件性能的关键指标。值得注意的是，对于二维器件，载流子迁移率没有通常假设的那么重要，因为纳米级晶体管中的电流将更多地受到接触电阻、饱和漂移速度或自加热等因素限制。

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二维FET的性能表征。图片来源：Nat.Electron.
比如，在二维FET性能测量过程中，饱和区电流经常受到饱和漂移速度和自加热问题的影响。尤其是后者，由于大电流带来发热效应，随着温度升高、散射增加而引起。这将大大降低晶体管的性能和可靠性，饱和区电流密度与阈值电压呈近乎线性的关系，使得器件性能解释变得更加复杂。

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饱和漂移速度和自加热现象对二维FET性能影响。图片来源：Nat.Electron.
选择合适的绝缘层也是二维FET亟待解决的问题。硅基器件通常使用的SiO2绝缘层，可能导致更多的MoS2/SiO2界面缺陷。随机电报信号（randomtelegraphsignal）用来反映器件的可靠性以及缺陷问题，然而，报道的器件中电荷陷阱的平均时间常数覆盖范围极广，从纳秒一直到年。半导体沟道和绝缘体界面处的缺陷还导致了传输中的滞后现象，这比商业硅基晶体管大了几个数量级，尽管有研究者巧妙地利用滞后效应制备了非易失性存储元件和神经形态电路。采用缺陷较少的晶体做绝缘层，如h-BN、云母、Bi2SeO5、CaF2等有助于减少界面缺陷，或许可以提高二维FET的可靠性，不过这些新型绝缘层还有待进一步研究。到目前为止，制造缺陷密度足够低（<1012cm?2）的高质量二维FET仍然是个挑战。

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二维FET可靠性研究。图片来源：Nat.Electron.
机遇与挑战
根据IRDS的推测， 2028年二维FET将迎来10nm节点，开态电流100μAμm?1~1mAμm?1 ，高功率和低功率下的关态电流分别为10nAμm?1和100pAμm?1[11] 。研究者认为，接触电阻、掺杂、高κ介电层和器件可靠性是实现高性能二维FET规模化生产的主要挑战。首先是如何降低接触电阻，迄今为止，报道的MoS2-FET接触电阻最低约为123Ωμm[12] ，主要来自于电极-半导体界面的肖特基势垒、金属氧化、金属反应、二维材料缺陷等因素。双栅极器件或许也是未来几代二维FET最适合的结构，可以有效避免源漏电极触点和栅极之间的电容重叠。
其次，二维半导体掺杂正在受到研究者的广泛关注。比如，通过引入半径近似的阳离子（如铌、铼等）或阴离子（如碳、氮等），在不破坏主体材料晶体结构的前提下，实现p型或n型掺杂。掺杂也可以通过绝缘层诱导，例如氧化铝、三氧化钼或氮化硅等材料，抑或是等离子体处理，当然，这些掺杂方法在稳定性、图案化和制造工艺兼容性等方面还存在不小的挑战。

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二维FET的接触电阻和掺杂。图片来源：Nat.Electron.
利用CVD法制备的大多数二维材料，载流子迁移率还远低于理论预测值，相比于机械剥离法也有一定差距，这表明晶体缺陷、晶界数量以及晶粒大小等方面还存在很大的改进空间。此外，实现纳米尺寸二维FET的纳米接触、超薄高κ介电层材料的筛选及集成工艺以及保证器件成品率和可靠性等，都是决定二维FET何时才能走向商业化VLSI的限制因素与挑战。